【导读】意法半导体近日公布，其位在法国图尔的晶圆厂正式启动新一代面板级封装试点产线设置装备摆设。作为公司于进步前辈封装技能范畴的主要战略结构，该产线致力在开发更高集成度的PLP解决方案，规划在2026年第三季度投入利用，为后续范围化量产奠基基础。

·跨学科团队进一步开发芯片封装及测试制造技能的立异要领，提高效率及矫捷性

·该项目隶属在意法半导体异构集成战略规划，有利在射频、模仿、电源及数字产物技能开发

·图尔 PLP 试点出产线已经得到 6000 万美元投资和本地研发生态体系协同撑持

意法半导体近日公布，其位在法国图尔的晶圆厂正式启动新一代面板级封装试点产线设置装备摆设。作为公司于进步前辈封装技能范畴的主要战略结构，该产线致力在开发更高集成度的PLP解决方案，规划在2026年第三季度投入利用，为后续范围化量产奠基基础。

PLP（面板级封装）是一种进步前辈的主动化芯片封测制造技能，该技能不仅有助在提高制造效率、降低出产成本，还有是实现芯片尺寸进一步缩小、晋升机能与成本效益的要害路径。PLP采用更年夜尺寸的矩形基板替换传统圆形晶圆作为芯片载体，从而显著提高单元出产吞吐量，更合适年夜范围高效量产。依托马来西亚第一代PLP出产线和其全世界技能研发收集，意法半导体正连续开发下一代PLP技能，以巩固其于该范畴的技能上风，并将PLP的运用规模扩大至汽车、工业和消费电子等更广泛的产物中。

意法半导体质量、制造及技能部总裁 Fabio Gualandris 暗示：“咱们于法国图尔工场结构PLP制造能力，旨于鞭策这一立异型芯片封测技能的运用，晋升制造效率与矫捷性，以广泛运用在射频、模仿、电源、微节制器等多个范畴。该项目由来自出产主动化、工艺工程、数据科学、数据阐发以和技能产物研发等多学科专家团队配合介入，是意法半导体专注在‘异构集成’——一种新兴的可扩大、高效芯片集成要领——这一更弘大战略规划的主要构成部门。此前，咱们于马耳他的工场已经充实展示了于欧洲提供高机能芯片封测办事的实力。跟着全世界制造结构的连续优化，图尔工场的新项目将进一步晋升咱们于工艺、设计与制造方面的立异能力，为欧洲下一代芯片的开发提供有力撑持。”

图尔PLP试点出产线开发项目已经得到来自公司制造结构重塑规划的跨越6000万美元投资。该项目估计将结合CERTEM研发中央等本地研发生态体系配合推进。如前所述，该规划致力在设置装备摆设进步前辈的制造基础举措措施，并为法国及意年夜利的部门工场付与新的战略任务，助力实现可连续的久远成长。

PLP技能申明

几十年来，半导体行业重要采用晶圆级封装(WLP)及倒装片封装技能毗连芯片及外部电路。然而，跟着器件尺寸愈来愈小，繁杂度愈来愈高，这些要领的可扩大性及成本效益已经靠近极限。业界正于开发差别的进步前辈封装技能，今朝市道上存于几种差别的进步前辈技能，PLP面板级封装就是此中之一。

与于单颗晶圆片上封装多颗芯片的要领差别，面板级封装采用的是一个更年夜的矩形基板，可以同时封装数目更多的芯片，从而降低成本成本，提高产量。

从2020 年最先，意法半导体不仅采用了 PLP-DCI 技能，并且一直处在这项技能成长的前沿。研发团队出力开发技能原型，扩展运用规模，终极开发出进步前辈的 PLP-DCI 工艺，今朝，该工艺于一条高度主动化的出产线上，利用 700x700 毫米超年夜基板封装芯片，日产量跨越 500 万片。

意法半导体PLP技能的焦点是直接铜互连（DCI）技能。该技能采用铜封装支柱代替了传统的芯片间毗连线，可实现更高效的电气互连。于DCI工艺中，芯片与基板之间经由过程导电机能优秀的铜质料成立毗连，比拟传统焊球互连要领，它具备更高的靠得住性。DCI布局无需导线，有助在降低电阻及电感酿成的功率损耗，晋升散热能力，同时撑持更小的芯片尺寸。这不仅有益在器件小型化及提高功率密度，也为新产物的开发提供了主要支撑。

PLP-DCI 还有答应于高级封装内集成多个芯片，即体系级封装 (SiP)。

关在意法半导体

意法半导体拥有5万名半导体技能的创造者及立异者，把握半导体供给链及进步前辈的制造装备。作为一家半导体垂直整合制造商(IDM)，意法半导体与二十多万家客户、成千上万名互助伙伴一路研发产物及解决方案，配合构建生态体系，帮忙他们更好地应答各类挑战及新机缘，满意世界对于可连续成长的更高需求。意法半导体的技能让人们的出行更智能，让电源及能源治理更高效，让云毗连的自立化装备运用更广泛。咱们正按规划于所有直接及间接排放（包括规模1及规模2）、产物运输、商务旅行以和员工通勤排放（重点存眷的规模3）方面实现碳中及，并于2027年末前实现100%利用可再生电力的方针。

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